做硬件這么久我越來越覺得千兆以太網(wǎng)是一個看起來簡單做起來全是細(xì)節(jié)的東西。原理圖照著PHY芯片的參考設(shè)計抄PCB按廠家推薦來畫幾乎每個人都能很快跑通第一版但真正到了量產(chǎn)、過EMC、跑長時間大壓力吞吐的時候那些當(dāng)初忽略的細(xì)節(jié)會一個個冒出來找你算賬。這篇文章不打算從什么是以太網(wǎng)開始講起而是直接聊我在設(shè)計千兆以太網(wǎng)接口時真正花過時間、踩過坑、并且最后證明非常關(guān)鍵的那些點。我默認(rèn)看這篇文章的你已經(jīng)知道PHY和MAC大概是什么關(guān)系、RGMII是什么東西也知道千兆以太網(wǎng)就是用那八根線四對差分線跑數(shù)據(jù)。所以下面要聊的都是那些參考設(shè)計不會寫在第一頁、但對產(chǎn)品穩(wěn)定性影響極大的設(shè)計決策——從PCB層疊一直聊到磁性元件選型再到調(diào)試現(xiàn)場怎么定位問題。1. 千兆以太網(wǎng)千在什么地方信號速率上來之后一切都變了很多從百兆產(chǎn)品轉(zhuǎn)過來的人最容易犯的一個錯誤就是拿做100BASE-TX的思路去做1000BASE-T。表面上只是速率從100M變成了1000M但底層傳輸機(jī)制的變化是本質(zhì)性的如果這個意識沒轉(zhuǎn)過來后面很多設(shè)計決策都會跑偏。1.1 四對線全雙工同時收發(fā)這是最核心的變化100BASE-TX只用兩對線一對發(fā)、一對收半雙工或者全雙工是靠協(xié)議層控制的電氣上收發(fā)天然隔離。而1000BASE-T用了全部四對線每一對線都是同時收發(fā)而且是雙向的。怎么做到同時收發(fā)還不沖突靠的是混合線圈和回波消除電路把發(fā)出去的信號從總線上減掉剩下的就是對方發(fā)過來的信號。這對硬件設(shè)計意味著什么呢意味著從PHY芯片的引腳到RJ45之間這四對線的對稱性非常重要。如果一對線里的P和N走線長度差很多、過孔數(shù)量不一樣、或者參考面被切斷信號的正負(fù)分量就會出現(xiàn)偏差回波消除的效果就會變差?；夭ㄏ坏糨p則減少鏈路預(yù)算導(dǎo)致長線纜協(xié)商不上千兆重則明明鏈路是Up的但長時間跑吞吐就會莫名丟包。我見過一個案例客戶反饋千兆網(wǎng)絡(luò)在-40℃到-20℃之間不時斷鏈常溫一切正常。排查了很久最后發(fā)現(xiàn)是PCB上一對差分線的正端多走了一個過孔在低溫下PHY芯片的回波消除自適應(yīng)算法的收斂結(jié)果變差鏈路余量不足才觸發(fā)斷鏈。換了一版把過孔對稱掉之后問題再沒復(fù)現(xiàn)過。這種問題在百兆時代幾乎不會出因為百兆的收發(fā)電氣上是隔離的根本不需要回波消除。1.2 125MHz符號速率帶來的信號完整性問題千兆以太網(wǎng)每一對線上跑的符號速率是125MBaud使用PAM-5調(diào)制也就是五電平。五電平意味著信號幅度被切成更多份對噪聲的容忍度比百兆的MLT-3編碼要差得多。同樣是100mV的噪聲在百兆系統(tǒng)里可能完全無感在千兆系統(tǒng)里可能直接導(dǎo)致誤碼。所以一個很重要的意識是千兆以太網(wǎng)的信號完整性問題不是能不能跑通的問題而是余量有多少的問題。參考設(shè)計那種隨意走的線可能在家里的短網(wǎng)線上也能跑通千兆但拿到線上用上50米、100米的Cat5e線或者放進(jìn)機(jī)箱里、旁邊有開關(guān)電源、有LCD排線問題就暴露了。設(shè)計千兆以太網(wǎng)一定要把鏈路預(yù)算這個概念放在腦子里——你每節(jié)省一點反射損耗、串?dāng)_、噪聲都是在給系統(tǒng)的穩(wěn)定性多留一點余量這些余量最終指向的是量產(chǎn)一致性和惡劣環(huán)境的適應(yīng)能力。1.3 自動協(xié)商不是你想象的自動那么省心Auto-Negotiation是IEEE 802.3的標(biāo)準(zhǔn)功能但實際聯(lián)調(diào)中因協(xié)商失敗導(dǎo)致的問題遠(yuǎn)比想象的常見。設(shè)計層面能做的事情主要是保證PHY的配置電阻、默認(rèn)寄存器值正確尤其是關(guān)于Master/Slave時鐘同步的配置。千兆以太網(wǎng)的定時是建立在Master/Slave機(jī)制上的——一端做主時鐘另一端做從時鐘。如果兩端都默認(rèn)成Master或者都默認(rèn)成Slave鏈路上就存在時鐘競爭問題雖然有的PHY支持自動配置但有些場景下需要手動指定。一個產(chǎn)品里如果PHY的Master/Slave配置引腳通常是一個配置電阻或寄存器位設(shè)置不當(dāng)和某些交換機(jī)網(wǎng)口對接時就可能出現(xiàn)協(xié)商成功但Link Up之后跑不了數(shù)據(jù)的怪問題重試很多次才能成功。這些坑要在原理圖階段就排查掉別等到了現(xiàn)場才去懷疑網(wǎng)線。2. 高速PCB設(shè)計繞不過去的三道關(guān)卡層疊、阻抗與回流路徑現(xiàn)在很多開發(fā)板為了成本做兩層板跑千兆以太網(wǎng)也能跑通但我要先潑一盆冷水兩層板跑千兆屬于能通但是賭運氣尤其是當(dāng)你的板子上還有其他高速信號或者DC-DC開關(guān)電源的時候。如果你在做一個要過認(rèn)證、要量產(chǎn)的產(chǎn)品我強(qiáng)烈建議至少用四層板。下面這幾個問題是你在畫板前就必須決定好的。2.1 層疊結(jié)構(gòu)參考平面比抗干擾更關(guān)鍵千兆以太網(wǎng)的差分對需要連續(xù)、完整的參考平面這不僅僅是為了EMC更是為了阻抗可控。四層板的經(jīng)典疊構(gòu)是信號-地-電源-信號讓頂層和底層的信號都能就近參考到完整的平面層。以太網(wǎng)的差分線走頂層下面第二層就是完整的地平面這對信號質(zhì)量是最好的同時也是最容易實現(xiàn)的。如果受限于結(jié)構(gòu)必須走內(nèi)層一定要注意參考平面的連續(xù)性。我看到過一種典型的錯誤做法以太網(wǎng)差分線走內(nèi)層但那一層旁邊被相鄰平面的分割區(qū)切斷了一部分參考路徑導(dǎo)致阻抗在某個區(qū)域突變。這種問題用眼圖測試不一定馬上能看出來但誤碼率會明顯偏高尤其是長時間跑大包的時候。關(guān)于雙層板如果你實在要這樣設(shè)計也有一條退路——必須保證以太網(wǎng)差分線的下方是完整的連續(xù)地平面不要走跨越分割的路徑而且盡量減少過孔。差分線下面經(jīng)過電源線、信號線的地島斷裂區(qū)域那基本上已經(jīng)埋下了不穩(wěn)定隱患。PCB設(shè)計軟件里的阻抗計算器也能幫你估算但雙層板的阻抗受介質(zhì)厚度不均勻影響太大實際控制精度遠(yuǎn)不如四層板。2.2 100Ω差分阻抗不是所有100Ω都真的100Ω千兆以太網(wǎng)的差分對目標(biāo)阻抗是100Ω但100Ω這個數(shù)字背后還有很多細(xì)節(jié)。PCB加工有蝕刻公差、阻焊厚度差異、玻纖編織效應(yīng)都會影響實際阻抗所以設(shè)計目標(biāo)通常應(yīng)該定在100Ω±10%有些要求高的會定在±5%。這里有個經(jīng)常被忽略的點阻抗計算時使用的介電常數(shù)Dk必須是真實板材的值而不能用FR4的通用值4.2來猜。不同廠家、不同樹脂體系的FR4Dk可能在3.8到4.8之間波動直接決定了線寬線距。另外玻纖編織效應(yīng)在高速信號里會造成同一條線上不同位置的阻抗周期性波動尤其當(dāng)差分線走線與玻纖束平行且距離很近時這個問題更明顯。低頻一點的問題不大但千兆正處于這個敏感區(qū)間。有一種簡單粗暴的做法是把走線角度斜著走避開平行玻纖但效果最好的還是選用了低損耗平滑玻纖板材的廠家做樣機(jī)測試。我推薦的做法是畫板之前先跟PCB板廠確認(rèn)他們常用的板材型號問他們要這個板材在目標(biāo)厚度下的阻抗計算推薦值。別自己閉門算了一個線寬就丟出去做板很多板廠在被動阻抗控制下會自己調(diào)整但如果你指定了靜態(tài)阻抗值而工藝差太多板廠開工程問題單來問你的時間都夠你重新設(shè)計一版了。2.3 回流路徑與過孔繞路不是免費的差分對走線上任何一個過孔都意味著信號在該點的參考平面會短暫斷裂。雖然過孔本身有寄生電容和電感但只要控制得當(dāng)千兆速率下幾個過孔是可以接受的。真正要避免的是——信號走線從頂層換到內(nèi)層之后回流路徑被迫繞了一大圈。因為信號的回流電流總是走阻抗最小的路徑如果參考平面在換層處不連續(xù)回流電流就會繞路尋找回路這個繞路的路徑會形成一個大的電流環(huán)既是輻射源也是接收天線。一個很實用的檢查方法在PCB設(shè)計軟件里把以太網(wǎng)那部分的差分線高亮出來然后一層一層地看它的正下方有沒有完整的參考平面。如果某個區(qū)域下方是電源平面而且對應(yīng)的層離得遠(yuǎn)或者切了兩條走線過去那就要重新處理。有時候為了繞開一個BGA的電源分割往往需要多打幾個過孔配合旁邊的回流地過孔來完成換層這樣代價遠(yuǎn)小于信號質(zhì)量惡化之后的反復(fù)調(diào)試。關(guān)于過孔的使用記住一個換層鐵律信號過孔旁邊緊挨一個地過孔。這樣換層時回流電流可以通過相鄰的地過孔從頂層的平面跳到內(nèi)層的平面電流環(huán)面積被壓縮到最小。這個動作不是玄學(xué)是能讓眼圖質(zhì)量肉眼可見變好的實操細(xì)節(jié)。3. 變壓器和共模電感不是隨便選的信號鏈路上的隱形決定因素很多項目里設(shè)計師對網(wǎng)口變壓器和共模電感的選型不太上心覺得功能一樣的隨便買一個就行這是個很危險的認(rèn)知。以太網(wǎng)信號從PHY引腳出來到RJ45中間經(jīng)過的這些磁性元件對信號完整性和電磁兼容性有決定性的影響。3.1 變壓器不只是隔離它還參與信號質(zhì)量塑造變壓器承擔(dān)的首要功能是電氣隔離把PHY芯片側(cè)和線纜側(cè)的直流電位隔開避免共地回路帶來的噪聲。但它同時也是一個帶寬受限的器件它的高頻響應(yīng)、插入損耗、回波損耗直接決定了信號的質(zhì)量。選變壓器的時候第一看的就是它支持的速率等級。很多變壓器型號明寫了10/100Base-T千萬別拿來做千兆。千兆變壓器需要支持更高的頻率帶寬至少要到125MHz實際設(shè)計會留余量到200-300MHz并且四對通道之間的串?dāng)_要低。第二不同PHY芯片對變壓器的要求有一些細(xì)微差異。部分PHY要求變壓器中心抽頭接特定的直流偏置電壓比如3.3V或者2.5V這會直接影響PHY內(nèi)部收發(fā)電路的工作點。你如果照抄一個別人的電路圖但用的不是他的PHY芯片就一定要確認(rèn)這個抽頭電壓和你的PHY匹配不匹配。接錯了鏈路能在測試環(huán)境通但是信號質(zhì)量很差長線纜或者高溫下就掉鏈子。有個簡便方案是使用帶變壓器的RJ45連接器把變壓器集成在連接器內(nèi)部這樣可以減少板級器件數(shù)量也簡化了差分布線密度。但集成式連接器也存在一些劣勢變壓器位置靠近面板如果面板附近有其他噪聲源隔離度反而不如分立方案。具體怎么選要看整體布局。3.2 共模電感抑制輻射的一把好手共模電感在以太網(wǎng)信號路徑中的作用非常直接它對差模信號幾乎不產(chǎn)生衰減因為差模磁場在磁環(huán)中相互抵消但對共模噪聲呈現(xiàn)很高的阻抗可以把線纜上傳導(dǎo)的共模電流壓下去減少對外輻射。好多板子做電磁兼容測試時以太網(wǎng)口輻射超標(biāo)第一反應(yīng)是加屏蔽、加吸波材料其實很多時候問題就出在共模電感選型或擺放上。共模電感的選型要看阻抗曲線和額定電流通常要求其共模阻抗在幾十MHz到幾百MHz范圍內(nèi)是千歐級別。同時共模電感自身也有諧振點如果諧振頻率恰好落在以太網(wǎng)工作頻段內(nèi)反而會把噪聲放大。所以選型時一定要看廠商提供的阻抗頻響曲線不要只看MHz標(biāo)稱值。它的擺放位置也很有講究。一般建議靠近RJ45側(cè)即信號從變壓器出來之后、進(jìn)入連接器之前讓共模噪聲在離開板子之前就被擋住。放在PHY和變壓器之間也不是不行但效果會差一些。3.3 Bob Smith端接與中心抽頭別小看這幾個電阻電容Bob Smith端接是網(wǎng)口設(shè)計中的一個經(jīng)典電路在變壓器的線纜側(cè)四對線之間通過75Ω電阻相連并且中間用RC串聯(lián)到機(jī)殼地。它的作用是為線纜側(cè)的共模電流提供一個確定的回流路徑把共模噪聲從信號線上泄放掉對改善輻射和抗靜電沖擊都有幫助。有一些設(shè)計為了節(jié)省元器件省略了Bob Smith端接結(jié)果做電磁兼容測試時發(fā)現(xiàn)網(wǎng)口輻射或者傳導(dǎo)明顯偏大。如果你是在設(shè)計兼容性要求高的產(chǎn)品這個電路最好不要省。還有一個細(xì)節(jié)是中心抽頭的處理。有些PHY要求中心抽頭接電源有些要求接電阻電容到地具體用哪種方式取決于PHY的數(shù)據(jù)手冊和內(nèi)部電路結(jié)構(gòu)。設(shè)計時一定不要想當(dāng)然地照搬其他項目。3.4 不同方案的磁性元件對比方案優(yōu)點缺點適用場景分立變壓器 共模電感布局靈活EMC調(diào)整空間大便于分模塊調(diào)試器件多占板面積大需要細(xì)心布局對性能、過認(rèn)證要求高板子空間充裕集成RJ45帶磁性元件設(shè)計簡單差分布線短器件少變壓器位置受限可調(diào)整空間小成本可能偏高產(chǎn)品迭代快、空間緊湊、要求不極端超薄貼片變壓器SMD高度低適合盲埋孔工藝對PCB工藝要求高供應(yīng)商選擇少板子厚度有限的產(chǎn)品4. 原理圖之外容易翻車的三個環(huán)節(jié)接口、時鐘與電源噪聲原理圖階段最常見的問題不是畫錯引腳而是接口時序、時鐘源選擇、電源去耦這些看起來沒什么技術(shù)含量的地方。4.1 MAC到PHY的接口RGMII的時序坑RGMII是當(dāng)前最主流的MAC-PHY接口數(shù)據(jù)線只有4根但通過雙沿采樣DDR在125MHz時鐘下達(dá)到千兆吞吐。正因為是雙沿采樣它對時鐘和數(shù)據(jù)之間的建立保持時間要求非常嚴(yán)格。很多PHY芯片在RGMII接口上提供了一個可選的內(nèi)部延遲RX Clock Delay目的就是為了補償PCB走線和芯片封裝引入的時鐘-數(shù)據(jù)偏移設(shè)置不對就會讓你在功能測試時偶爾ping通的板子在持續(xù)大流量下瘋狂報CRC錯誤。這個延遲的開關(guān)取決于PHY芯片的具體引腳配置或寄存器操作不同廠商的命名不一樣常見有RXDLY、RGMII Clock Skew等但作用是類似的。我踩過的一個坑是用了CPU廠商參考設(shè)計里的PHY型號以為參考設(shè)計是驗證過的結(jié)果它用的是PHY的某一種延遲配置但我采購到的芯片批次是另一種封裝版本默認(rèn)延遲配置正好相反。結(jié)果板子跑千兆交換機(jī)對連測試時偶爾能Link但吞吐打不滿也不報錯用協(xié)議分析儀抓包才發(fā)現(xiàn)CRC錯誤暴增。最后把RX時鐘延遲設(shè)置反轉(zhuǎn)問題立刻消失。所以無論參考設(shè)計怎么給我建議你在調(diào)試階段專門寫個小的寄存器讀寫測試代碼把PHY的時鐘延遲設(shè)置、極性設(shè)置都列出來在系統(tǒng)聯(lián)調(diào)前逐一確認(rèn)。4.2 時鐘源125MHz不是差不多就行千兆以太網(wǎng)的MAC側(cè)和PHY側(cè)的參考時鐘精度要求是±50ppm這個看似寬松但如果你選了一個普通精度的振蕩器或者時鐘電路設(shè)計不良一樣會出問題。PHY的參考時鐘通常使用25MHz晶振加內(nèi)部PLL倍頻或者直接使用125MHz有源晶振。需要注意的區(qū)別在于抖動和啟動時間。晶振的起振時間在某些PHY的上電時序要求下可能帶來問題——有些PHY要求參考時鐘必須在上電復(fù)位釋放前穩(wěn)定如果晶振起振慢、或者RC復(fù)位電路的延時太短PHY的PLL就鎖定不到正確的時鐘上鏈路建立就會異常。另一個容易被忽略的點是當(dāng)多個PHY或交換芯片共用同一顆參考時鐘時時鐘走線要避免分支、保持阻抗連續(xù)而且要控制走線長度避免時鐘相位不一致。低成本的方案是用一顆支持多路輸出的緩沖器來分路而不是一條線串連好幾個負(fù)載。4.3 電源去耦與電源域劃分PHY的退耦電容放對位置了嗎千兆PHY通常有多個電源域模擬電源通常1.8V或2.5V、數(shù)字電源1.2V或1.8V、以及I/O電源3.3V。這些電源域在PHY內(nèi)部是分開的PCB上也應(yīng)該做合理的分割和去耦。一個經(jīng)常出問題的地方是PHY的數(shù)字電源和系統(tǒng)其它數(shù)字器件共用了同一個LDO或DC-DC當(dāng)系統(tǒng)在跑高負(fù)載時電源紋波變大PHY的模擬部分就受到干擾導(dǎo)致信號抖動指標(biāo)變差。如果你在做高集成度系統(tǒng)最好把PHY的模擬電源用單獨的LDO供電或者在DC-DC后加一級LC濾波再進(jìn)PHY的模擬電源引腳。去耦電容的位置盡量靠近電源引腳一般是一個大電容10uF或更多加幾個小電容100nF、10nF組合。但很多人忽略的是電容到引腳之間的過孔也參與寄生電感它們會增加高頻去耦的阻抗。實際操作中我會把100nF和10nF電容放在PCB反面、正對著電源引腳正下方這樣過孔路徑最短。10uF的儲能電容可以稍微遠(yuǎn)一點但也要保證它能覆蓋PHY的峰值電流需求。4.4 復(fù)位電路的上電時序PHY的復(fù)位引腳通常有最小復(fù)位脈沖寬度要求部分芯片還要求電源穩(wěn)定后必須經(jīng)過一定時間才能釋放復(fù)位。如果你的板子簡化設(shè)計把PHY的復(fù)位接到CPU的GPIO上由軟件控制那就一定要在驅(qū)動初始化時保證上電后的延時滿足數(shù)據(jù)手冊要求。我見過一個量產(chǎn)返修案例產(chǎn)品冷啟動時偶爾有網(wǎng)口不工作熱重啟正常。最后排查到系統(tǒng)里PHY復(fù)位信號由一個CPLD控制而CPLD的時序邏輯在上電瞬間沒有保證足夠的復(fù)位脈沖寬度。PHY有時候殘留在上電的不確定狀態(tài)只有等下次復(fù)位才恢復(fù)正常。這個問題在實驗室很難復(fù)現(xiàn)因為環(huán)境溫度和上電順序稍差一點就會觸發(fā)。設(shè)計時給PHY復(fù)位加一個RC延時或者專用的復(fù)位IC比單純依賴軟件要可靠得多。5. 樣機(jī)調(diào)試?yán)镂也冗^的坑從PHY寄存器到眼圖測量的現(xiàn)場排查硬件調(diào)試驗證階段可能是整個項目周期里最考驗工程判斷力的環(huán)節(jié)。千兆以太網(wǎng)的故障現(xiàn)象往往很模糊——有時通有時不通、速度只有100M、大吞吐會斷流——如果不會系統(tǒng)性地排查很容易陷入瞎試的循環(huán)。5.1 PHY寄存器是第一步不是最后一步板子拿到手上電后第一件事是讓CPU讀取PHY的基礎(chǔ)寄存器比如看基本模式狀態(tài)寄存器里面的鏈路狀態(tài)和協(xié)商結(jié)果。如果你連基本模式狀態(tài)寄存器的Link Status都是Down那基本可以斷定物理層沒建立起來別急著查協(xié)議和驅(qū)動。翻到千兆相關(guān)的擴(kuò)展寄存器廠商私有寄存器空間各有差異可以讀到當(dāng)前協(xié)商得到的速率、雙工模式、Master/Slave狀態(tài)。有些PHY還提供信號質(zhì)量相關(guān)的寄存器比如接收信號幅度、信噪比估算等。雖然這些寄存器不如儀表測的準(zhǔn)但對定位問題是很好的參照物如果信號幅度比正常值低很多或者信噪比寄存器顯示異常那問題大概率就在模擬前端——變壓器、共模電感、PCB走線。常用的排查思路是先確認(rèn)MAC-PHY接口配置用測試代碼固定一種協(xié)商模式來驗證鏈路比如強(qiáng)制千兆全雙工、關(guān)閉自動協(xié)商。這樣可以快速區(qū)分問題是出在底層的信號質(zhì)量還是出在協(xié)商協(xié)議比抓瞎快得多。5.2 眼圖測試沒有示波器的替代方案也要有眼圖是信號完整性的最直觀表現(xiàn)。如果你手頭有1GHz以上帶寬的示波器可以在PHY的測試模式下很多PHY支持回環(huán)模式或測試波形輸出直接測差分信號的眼圖。眼圖的張開程度、抖動大小能告訴你信號質(zhì)量怎么樣。但這東西需要比較好的示波器很多小公司的實驗室可能沒有這樣的設(shè)備。沒有示波器怎么測也有替代方案比如利用PHY內(nèi)部自帶的BIST內(nèi)建自測試功能結(jié)合誤碼率判斷。將PHY設(shè)為內(nèi)部自環(huán)或者外部回環(huán)然后長時間跑隨機(jī)數(shù)據(jù)統(tǒng)計誤碼率。能連續(xù)跑一晚上誤碼率為零說明信號質(zhì)量大概率是可以在正常環(huán)境下工作的。誤碼率的存在不一定是信號差干擾源可能是工作環(huán)境里的其他信號所以要學(xué)會隔離變量來排查。5.3 常見問題的現(xiàn)場排查順序故障現(xiàn)象優(yōu)先級排查動作網(wǎng)口完全不通高檢查PHY供電、復(fù)位、時鐘是否正常讀基本模式狀態(tài)寄存器確認(rèn)鏈路狀態(tài)協(xié)商成百兆或十兆高確認(rèn)線纜是否為Cat5e以上檢查四對差分線阻抗觀察是否只有兩對線在通信Link Up但丟包高檢查RGMII時序檢查PHY的寄存器錯誤計數(shù)CRC錯誤、幀對齊錯誤電磁兼容測試輻射超標(biāo)中檢查共模電感是否放置Bob Smith端接是否完整RJ45金屬殼接地與否低溫/高溫掉鏈中檢查電源紋波確認(rèn)時鐘精度懷疑焊錫和阻抗一致性5.4 兩個值得關(guān)注的隱藏技能調(diào)試到最后有兩個容易被忽視的項目。一個是線纜測試。很多實驗室拿一根能用的網(wǎng)線做測試這根網(wǎng)線可能是Cat5e但已經(jīng)壓接過多次線對間串?dāng)_和衰減早就超過標(biāo)準(zhǔn)。測出來的結(jié)果往往誤導(dǎo)性很強(qiáng)。建議手邊常備幾根在福祿克測試儀上驗證過的高質(zhì)量測試線并把它們和普通網(wǎng)線區(qū)分開調(diào)試時避免誤判。另一個是RJ45金屬外殼的處理。帶屏蔽的RJ45它的金屬殼是否與機(jī)箱地/系統(tǒng)地相連直接影響靜電放電和輻射表現(xiàn)。很多參考設(shè)計里都是通過RC通常是幾MΩ電阻并聯(lián)高壓電容連接到機(jī)箱地形成低頻隔離、高頻導(dǎo)通的效果。直接連接到數(shù)字地可能會引入環(huán)路噪聲完全懸空則金屬殼沒有泄放路徑。這一步值得在實驗室做對照試驗找到最適合你系統(tǒng)的接法。6. 那些讓量產(chǎn)穩(wěn)定的工程習(xí)慣調(diào)試完成、樣機(jī)跑通這只是硬件設(shè)計的一半。接下來要考慮的是量產(chǎn)一致性和可制造性問題。很多設(shè)計在實驗室里跑得很順一到產(chǎn)線上就變臉往往是前面規(guī)劃不夠充分。生產(chǎn)階段最常出問題的點是焊接質(zhì)量和物料一致性。PHY芯片和變壓器的引腳間距小焊接不良會導(dǎo)致虛焊或橋連這種情況普通的ICT測試不一定抓得出來但長時間運行會發(fā)現(xiàn)丟包或者偶發(fā)斷鏈。所以有條件的話在產(chǎn)線上增加在線路測試環(huán)節(jié)專門測試以太網(wǎng)變壓器繞組的直流電阻和匝數(shù)比誤差超過2%的直接報警。別覺得這是小題大做的工序它能攔住一大批物料批次問題。PCB加工端也不能放松。量產(chǎn)時一定要確認(rèn)板廠使用的覆銅板型號和打樣階段一致特別是介電常數(shù)。有些板廠在打樣時用高Dk板材量產(chǎn)時為了成本換成了低Dk的同樣是標(biāo)稱100Ω實際特性完全不同。這種變更通常不會提前通知你所以必須要求板廠在出廠報告中附帶阻抗測試條數(shù)據(jù)并比對你的目標(biāo)值。在和PCB廠家溝通時我建議你在工程文件中專門標(biāo)注以太網(wǎng)部分為關(guān)鍵阻抗控制區(qū)域讓CAM工程師知道這里有特殊要求不要隨意做阻焊開窗或者調(diào)整線寬。另外也要注意差分對走線區(qū)域的鋪銅是否會產(chǎn)生貼近的屏蔽地線這會改變差模阻抗如果設(shè)計軟件里沒有對這塊進(jìn)行精確建模生產(chǎn)結(jié)果可能和設(shè)計目標(biāo)差異很大。散熱對千兆PHY的影響也是容易被低估的。很多PHY芯片的結(jié)溫上限是125℃但實際工作溫度超過85℃后PLL抖動會明顯惡化鏈路在高溫環(huán)境下可能出現(xiàn)誤碼率上升。如果你的設(shè)備外殼通風(fēng)不良或者有熱源靠近PHY建議在熱設(shè)計階段就留出風(fēng)道和散熱焊盤或者在器件布局上把PHY和DC-DC這類發(fā)熱大戶拉開距離。電源策略上我習(xí)慣在PHY的每個電源域入口都加一個磁珠并配電容形成局部濾波這不僅能進(jìn)一步抑制高頻噪聲對多塊板的批次一致性也有好處——不同批次的PHY芯片在相同板子上工作時電源噪聲容忍度多少有差異濾波越干凈越不依賴批次。關(guān)于BOB Smith端接的阻容值不同設(shè)計的取值差異很大不要死記一個阻值。選型上要參考變壓器廠商的推薦電路——有些變壓器內(nèi)置了部分端接外部再加一組可能導(dǎo)致阻抗不匹配。這個一定要看你選的變壓器的具體型號數(shù)據(jù)手冊前面說過了不要盲抄參考設(shè)計。最后分享一個我常用的驗收小技巧量產(chǎn)樣機(jī)做整機(jī)長期老化測試時不只是簡單ping包而是同時跑多個不同包長的雙向UDP流比如64字節(jié)小包和1518字節(jié)大包混合并記錄丟包率。小包測的是每秒包處理能力大包測的是帶寬和緩存壓力兩者混合才是真實網(wǎng)絡(luò)場景的模擬。如果連續(xù)跑72小時丟包率低于萬分之一我覺得這塊板子的以太網(wǎng)設(shè)計才算是真正過關(guān)。這個方法幫我規(guī)避過很多只測千兆大吞吞吐量卻發(fā)現(xiàn)不了丟小包問題的隱患。千兆以太網(wǎng)設(shè)計說難不難說簡單也不簡單關(guān)鍵是每個環(huán)節(jié)都要有一個明確的意識你在為系統(tǒng)留出余量而不是只追求能跑。信號完整性、電源完整性、磁性元件選型、接口時序、生產(chǎn)一致性這五件事做好你的板子就能在苛刻環(huán)境下穩(wěn)定工作。這也是一個硬件工程師從畫出來走向設(shè)計出來的分水嶺。