模擬 IC 版圖驗證是芯片物理設(shè)計流程中確保設(shè)計正確性的最后一道關(guān)鍵防線。對于從事模擬 IC 設(shè)計的工程師而言掌握版圖驗證工具如 Calibre的使用尤其是高效定位和修正 DRC設(shè)計規(guī)則檢查與 LVS版圖與原理圖一致性檢查錯誤是從設(shè)計圖紙到可制造芯片的必備技能。很多新手在初次面對成百上千條報錯時容易感到無從下手而經(jīng)驗豐富的工程師則能快速識別錯誤根源并形成一套高效的排查與修正流程。本文旨在系統(tǒng)性地梳理模擬 IC 版圖驗證的核心流程聚焦于 DRC 和 LVS 錯誤的實戰(zhàn)分析與修正。我們將從驗證的基本概念和工作機(jī)制入手逐步深入到環(huán)境配置、工具使用、錯誤解讀和具體修正策略。無論你是剛剛接觸 Calibre 的新手還是希望優(yōu)化現(xiàn)有驗證流程的工程師都能通過本文構(gòu)建一個清晰、可操作的驗證與改錯框架。我們將重點(diǎn)關(guān)注那些在實際項目中高頻出現(xiàn)且容易混淆的錯誤類型并提供從現(xiàn)象到根因再到解決方案的完整排查路徑。1. 理解 DRC 與 LVS版圖驗證的兩大基石在深入實戰(zhàn)之前必須清晰理解 DRC 和 LVS 各自的目標(biāo)、原理及其在芯片制造流程中的位置。它們是兩個獨(dú)立但緊密相關(guān)的檢查環(huán)節(jié)。1.1 DRC確保版圖符合制造工藝的“交通規(guī)則”DRC 全稱為 Design Rule Check即設(shè)計規(guī)則檢查。它的核心目標(biāo)是檢查版圖設(shè)計是否符合芯片制造工廠Foundry提供的工藝設(shè)計規(guī)則。通俗理解想象你要修建一座復(fù)雜的立交橋施工方Foundry會給你一本厚厚的《施工安全規(guī)范手冊》DRC Rule File。這本手冊規(guī)定了鋼筋的最小間距間距規(guī)則、水泥墩的最小寬度寬度規(guī)則、拐角處必須倒角 enclousre 規(guī)則等。DRC 就是一位嚴(yán)格的監(jiān)理拿著這份手冊一寸一寸地檢查你的設(shè)計圖紙版圖確保每一處都符合規(guī)范否則橋梁芯片就無法被安全地建造出來。技術(shù)定義DRC 是一系列基于幾何圖形的布爾運(yùn)算和測量檢查。它不關(guān)心電路功能只關(guān)心圖形的物理屬性如線寬、線間距、圖形重疊、面積、密度等是否滿足工藝極限。常見規(guī)則類型Width圖形的最小寬度。Space兩個圖形之間的最小間距。Enclosure一個圖形必須被另一個圖形包圍的最小范圍如接觸孔必須被有源區(qū)或金屬完全包圍。Area圖形的最小面積。Notch凹槽的寬度。MinStep圖形邊緣變化的最小步進(jìn)防止過于尖銳的轉(zhuǎn)角。作用違反 DRC 規(guī)則直接導(dǎo)致芯片無法被光刻機(jī)正確成像或在后續(xù)工藝中發(fā)生短路、斷路是芯片流片失敗的硬性指標(biāo)。所有 DRC 錯誤必須在交付制造前清零。1.2 LVS確保畫出來的電路就是你想的電路LVS 全稱為 Layout Versus Schematic即版圖與原理圖一致性檢查。它的核心目標(biāo)是驗證從版圖提取出的電氣連接關(guān)系網(wǎng)表是否與原始電路設(shè)計原理圖完全一致。通俗理解你設(shè)計了一個電路圖原理圖然后請一位畫家把它畫成施工藍(lán)圖版圖。LVS 就是另一位審核員他先把藍(lán)圖上的所有電線、元件及其連接關(guān)系整理成一份清單提取網(wǎng)表然后與你最初設(shè)計的電路圖清單原理圖網(wǎng)表逐項核對。他要確保畫家沒有畫錯連接、沒有漏畫元件、也沒有多畫東西。技術(shù)定義LVS 工具首先對版圖進(jìn)行“電路提取”識別出版圖中的器件晶體管、電阻、電容等和它們之間的連接關(guān)系生成一個版圖網(wǎng)表。然后將此網(wǎng)表與原理圖網(wǎng)表進(jìn)行比較檢查器件類型、尺寸、數(shù)量以及網(wǎng)絡(luò)連接是否一一匹配。檢查維度器件匹配晶體管W/L、電阻、電容等參數(shù)是否一致。連接匹配所有網(wǎng)絡(luò)Net的連接關(guān)系是否相同。拓?fù)淦ヅ潆娐返倪B接結(jié)構(gòu)是否一致。作用防止在復(fù)雜的版圖繪制過程中引入連接錯誤、器件丟失或參數(shù)錯誤確保物理實現(xiàn)的電路功能與設(shè)計意圖完全一致。LVS 錯誤也必須清零。1.3 DRC 與 LVS 的關(guān)系與工作流程在實際項目中DRC 和 LVS 通常按順序執(zhí)行并且相互影響。先 DRC后 LVS這是一個基本原則。因為 LVS 提取需要基于一個符合設(shè)計規(guī)則的版圖。如果版圖存在嚴(yán)重的 DRC 錯誤如短路提取出的網(wǎng)表本身就是錯誤的進(jìn)行 LVS 比較沒有意義。迭代修正版圖設(shè)計是一個迭代過程。工程師修改版圖以修復(fù) DRC 錯誤時可能會意外引入新的 LVS 錯誤例如移動一根線導(dǎo)致連接改變。反之修復(fù) LVS 錯誤如調(diào)整連接也可能導(dǎo)致新的 DRC 違規(guī)。因此驗證過程往往是“運(yùn)行 DRC - 修正 - 運(yùn)行 LVS - 修正 - 再運(yùn)行 DRC”的循環(huán)。最終目標(biāo)獲得一個既DRC-clean無 DRC 錯誤又LVS-clean無 LVS 錯誤的版圖這是 Tape-out交付流片的基本前提。2. 驗證環(huán)境準(zhǔn)備與 Calibre 基礎(chǔ)操作工欲善其事必先利其器。對于模擬 IC 版圖驗證Calibre 是業(yè)界事實上的標(biāo)準(zhǔn)工具。本節(jié)將介紹如何準(zhǔn)備驗證環(huán)境并進(jìn)行基礎(chǔ)操作。2.1 環(huán)境與依賴配置典型的模擬 IC 設(shè)計環(huán)境包含以下要素EDA 工具Cadence Virtuoso 是主流的模擬/混合信號設(shè)計平臺用于繪制原理圖和版圖。驗證工具M(jìn)entor Graphics Calibre現(xiàn)屬于 Siemens EDA集成在 Virtuoso 中用于 DRC/LVS/ERC 等驗證。工藝文件由芯片制造廠如 TSMC, SMIC提供包含PDK工藝設(shè)計套件包含器件符號、模型、參數(shù)化單元等。DRC/LVS Rule File以.calibre或.svrf為擴(kuò)展名的規(guī)則文件定義了檢查的具體命令和數(shù)值。這是驗證的核心。技術(shù)文件用于顯示層的映射。環(huán)境檢查清單 在開始驗證前請確認(rèn)以下事項Cadence Virtuoso 和 Calibre 已正確安裝并獲取許可證。當(dāng)前設(shè)計項目已加載正確的 PDK。你擁有當(dāng)前工藝節(jié)點(diǎn)對應(yīng)的 DRC 和 LVS 規(guī)則文件并知道其存放路徑。Virtuoso 中的 Calibre 菜單可以正常調(diào)出。2.2 在 Virtuoso 中啟動 Calibre 并加載規(guī)則大部分操作在 Virtuoso 的版圖編輯窗口中進(jìn)行。打開版圖在 Virtuoso 中打開需要驗證的單元Cell的版圖視圖。啟動 Calibre 菜單在版圖窗口的菜單欄點(diǎn)擊Calibre-Run DRC...或Run LVS...。這會彈出 Calibre Interactive 圖形界面。配置規(guī)則文件路徑在Rules標(biāo)簽頁找到Rules File輸入框。點(diǎn)擊瀏覽按鈕定位到你的 DRC如tsmcN16_drc.calibre或 LVS如tsmcN16_lvs.calibre規(guī)則文件。關(guān)鍵點(diǎn)務(wù)必確保規(guī)則文件與你的設(shè)計工藝完全匹配。使用錯誤的規(guī)則文件會導(dǎo)致大量誤報或漏報。設(shè)置運(yùn)行目錄在Run Directory中指定一個目錄用于存放本次驗證生成的臨時文件、結(jié)果和報告。建議為每個設(shè)計單元創(chuàng)建獨(dú)立的目錄便于管理。2.3 理解 Calibre RVE錯誤查看器運(yùn)行 DRC/LVS 后結(jié)果會加載到 Calibre RVEResults Viewing Environment中。RVE 是分析和定位錯誤的最重要界面。錯誤列表窗口按規(guī)則分類列出所有違反項。每條錯誤都有編號、規(guī)則類型、錯誤層等信息。版圖高亮窗口點(diǎn)擊錯誤列表中的某一條RVE 會自動在 Virtuoso 版圖窗口中將違反該規(guī)則的圖形高亮顯示通常為閃爍的方框或圖形輪廓。這是定位錯誤的直接方式。層次化導(dǎo)航對于層次化設(shè)計RVE 可以帶你深入到發(fā)生錯誤的子單元內(nèi)部。錯誤信息每條錯誤都有詳細(xì)的文本描述解釋違反了哪條規(guī)則以及具體的數(shù)值例如Space between METAL1 and METAL1 is 0.14um, required is 0.15um。注意如果遇到錯誤提示“calibre error: rve server socket has not been initialized”這通常意味著 Calibre RVE 的通信服務(wù)未能正常啟動。解決方法通常是1. 檢查 Calibre 許可證是否包含 RVE 功能2. 嘗試完全退出 Virtuoso 和 Calibre 進(jìn)程然后重新啟動3. 檢查網(wǎng)絡(luò)端口設(shè)置或聯(lián)系 IT 管理員。3. DRC 錯誤分類與實戰(zhàn)修正策略面對 DRC 錯誤列表有經(jīng)驗的工程師會先進(jìn)行分類優(yōu)先處理影響大、易修復(fù)的“低級錯誤”再攻克復(fù)雜的“高級錯誤”。3.1 常見 DRC 錯誤類型及修正方法錯誤類型典型規(guī)則名現(xiàn)象描述根本原因修正策略間距不足METAL1.S.1兩根同層金屬線距離太近。布線擁擠或手動繪制時未嚴(yán)格對齊網(wǎng)格。移動其中一根線或在兩線之間插入更多空間。使用“Stretch”命令微調(diào)。寬度不足POLY.W.1多晶硅柵極的寬度小于工藝允許最小值。繪制圖形時尺寸設(shè)置錯誤或修改其他部分時意外縮窄。使用“Size”命令或?qū)傩钥蛑苯有薷膱D形的寬度至規(guī)則值以上。包圍不足CONT.E.1接觸孔沒有被上層金屬如 METAL1完全覆蓋邊緣露出的部分太多。金屬圖形與接觸孔的對齊偏差或金屬圖形尺寸畫小了。擴(kuò)大金屬圖形確保其完全覆蓋接觸孔并滿足所有方向的包圍要求。面積不足NWELL.A.1N 阱的總面積小于規(guī)定值。小尺寸的阱如用于隔離可能不滿足獨(dú)立面積要求。合并相鄰的同電位阱或在阱內(nèi)添加不影響電路的“啞元”圖形以增大面積。最小臺階違規(guī)METAL2.STEP.1金屬邊緣出現(xiàn)過于尖銳或陡峭的轉(zhuǎn)角。使用了非曼哈頓45度圖形或復(fù)雜圖形拼接導(dǎo)致。在違規(guī)轉(zhuǎn)角處添加一個小的“臺階”或“狗骨”結(jié)構(gòu)使邊緣變化平緩。天線效應(yīng)ANTENNA在制造過程中長金屬線像天線一樣收集電荷可能擊穿柵氧。金屬線過長且連接到柵極。插入跳線層向上層金屬跳一下再回來或添加天線二極管進(jìn)行電荷泄放。3.2 DRC 修正實戰(zhàn)流程與技巧排序與篩選在 RVE 中可以按規(guī)則類型或錯誤數(shù)量排序。優(yōu)先處理數(shù)量最多的錯誤類型因為它們可能是由同一個根本問題引起的例如一個錯誤的單元被多次例化?！耙粋€錯誤多處修正”很多 DRC 錯誤是重復(fù)性的。例如一個標(biāo)準(zhǔn)單元內(nèi)部的間距錯誤如果這個單元在版圖中被使用了 100 次那么就會產(chǎn)生 100 個相同的 DRC 錯誤。正確的做法是找到這個單元的版圖定義在那里修復(fù)錯誤。這樣所有例化該單元的地方都會自動修復(fù)。在 RVE 中可以通過錯誤信息定位到具體單元。使用驗證模式輔助在修復(fù)過程中不必每次修改都運(yùn)行全芯片 DRC耗時?？梢允褂?Calibre 的Interactive模式或Incremental模式只檢查當(dāng)前編輯的區(qū)域或?qū)哟慰焖俚玫椒答仭Ｉ朴?Virtuoso 測量工具在移動或修改圖形前使用K鍵Ruler或菜單中的測量工具精確測量當(dāng)前距離和目標(biāo)距離做到心中有數(shù)。注意單位轉(zhuǎn)換如熱搜詞中提到的“allegro 將mil轉(zhuǎn)為mm后原先符合約束的drc現(xiàn)在不符了”這雖然發(fā)生在 PCB 設(shè)計領(lǐng)域但原理相通。在 IC 版圖中必須確保所有操作在統(tǒng)一的單位系統(tǒng)下進(jìn)行通常是微米 um 或納米 nm。如果從外部導(dǎo)入數(shù)據(jù)或進(jìn)行單位換算務(wù)必檢查設(shè)計數(shù)據(jù)庫的單位設(shè)置和規(guī)則文件的單位是否一致。在 Virtuoso 中可以通過LSW圖層窗口和設(shè)計屬性查看單位。3.3 復(fù)雜 DRC 錯誤案例分析MinStep 與 End-of-LineMinStep 錯誤這是較難直觀理解的錯誤之一。規(guī)則要求圖形邊緣不能出現(xiàn)“懸崖式”的突變。例如一條金屬線突然變寬或變窄如果變化的橫向距離步進(jìn)小于規(guī)定值就會報錯。修正在寬度變化的連接處增加一個傾斜的過渡段或者將其改為一個符合最小步進(jìn)要求的“臺階”形狀。有時需要重新規(guī)劃布線路徑。End-of-Line (EOL) 間距這是先進(jìn)工藝如 28nm 及以下中常見的復(fù)雜規(guī)則。它規(guī)定了一根線段的端頭與旁邊平行線段之間的間距這個間距要求通常比普通的線間距更大?，F(xiàn)象兩根線并排走其中一根線結(jié)束了它的端頭離旁邊那根線的距離雖然滿足普通間距規(guī)則但可能不滿足更大的 EOL 間距規(guī)則。修正延長結(jié)束的那根線使其端頭超出旁邊那根線的范圍從而消除“端頭”與“線側(cè)”的相對關(guān)系或者增加兩根線之間的整體間距。4. LVS 錯誤深度排查與修正LVS 錯誤比 DRC 更抽象因為它涉及電路功能的等價性。修正 LVS 錯誤需要同時理解版圖和電路原理。4.1 LVS 錯誤報告解讀LVS 運(yùn)行后會生成一個詳細(xì)的報告文件.lvs.report。關(guān)鍵部分包括SUMMARY總結(jié)比較結(jié)果顯示匹配、不匹配的器件和網(wǎng)絡(luò)數(shù)量。INCORRECT NET列出不匹配的網(wǎng)絡(luò)。這是最常見的錯誤來源。INCORRECT DEVICES列出不匹配的器件類型、參數(shù)不對或數(shù)量不等。UNMATCHED列出僅存在于版圖或僅存在于原理圖中的器件和網(wǎng)絡(luò)。4.2 常見 LVS 錯誤類型及根因錯誤類型報告關(guān)鍵詞/現(xiàn)象可能原因分析排查與修正步驟短路SHORT或網(wǎng)絡(luò)合并版圖中不同電位的網(wǎng)絡(luò)被物理連接在一起。1. 在 RVE 中高亮短路網(wǎng)絡(luò)檢查連接點(diǎn)。2. 常見于金屬線過近導(dǎo)致光刻橋接、接觸孔打穿隔離層、不同層金屬 via 錯位導(dǎo)致上下層短路。開路OPEN或網(wǎng)絡(luò)斷開版圖中本應(yīng)連接的網(wǎng)絡(luò)存在物理斷開。1. 檢查連線是否真的畫完路徑上是否有缺失的線段或接觸孔。2. 檢查連線是否被其他層如標(biāo)簽層、引腳層意外切斷。器件參數(shù)不匹配INCORRECT DEVICES(參數(shù)值不同)版圖器件尺寸W/L, R, C值與原理圖不符。1. 確認(rèn)版圖器件的參數(shù)化單元P-Cell是否調(diào)用正確。2. 檢查原理圖器件的參數(shù)是否在版圖生成時被正確傳遞。器件類型不匹配INCORRECT DEVICES(類型不同)版圖與原理圖使用了不同型號的器件。1. 檢查 PDK 調(diào)用是否一致。例如原理圖用nch版圖不能錯用nch_lvt。2. 檢查 LVS 規(guī)則文件中器件識別層定義是否準(zhǔn)確。器件數(shù)量不匹配UNMATCHED DEVICES版圖多畫或少畫了器件。1.多畫檢查是否有冗余的圖形被誤識別為器件如孤立的擴(kuò)散區(qū)。2.少畫檢查是否有器件被其他圖形覆蓋而未被提取或忘記例化某個子模塊。引腳/端口不匹配UNMATCHED PINS版圖的輸入輸出端口與原理圖未對應(yīng)上。1. 檢查版圖頂層端口標(biāo)簽Label的圖層和文字是否正確。2. 確認(rèn)端口名稱是否與原理圖完全一致大小寫敏感。3. 檢查端口是否被正確放置在對應(yīng)的網(wǎng)絡(luò)圖形上。4.3 LVS 修正實戰(zhàn)從報告到版圖定位錯誤網(wǎng)絡(luò)在 LVS RVE 中點(diǎn)擊不匹配的網(wǎng)絡(luò)它會同時在原理圖瀏覽器和版圖窗口中高亮。這是最強(qiáng)大的功能。對比高亮部分一眼就能看出哪里多連了、少連了或連錯了。檢查層次邊界對于層次化設(shè)計確保子模塊的端口在上級模塊中被正確連接。一個常見的錯誤是子模塊版圖的端口畫好了但在上級模塊中連線時沒有真正連接到該端口的圖形上。驗證器件識別如果器件不匹配在版圖中高亮該器件檢查其所有必要的識別層如注入層、柵氧層、接觸層是否繪制正確。一個晶體管可能因為缺少一個 implant 層而被識別為電阻。使用 LVS 調(diào)試模式Calibre LVS 提供DEBUG選項可以生成更詳細(xì)的提取和比較信息甚至輸出中間網(wǎng)表文件用于高級問題診斷。分模塊驗證對于大型設(shè)計不要一開始就運(yùn)行全芯片 LVS。先對關(guān)鍵子模塊如運(yùn)放、比較器進(jìn)行模塊級 LVS 驗證確保每個模塊自身干凈再集成進(jìn)行頂層驗證。5. 高級議題與生產(chǎn)環(huán)境考量當(dāng)基本錯誤修正熟練后需要關(guān)注一些更深入的問題以確保設(shè)計不僅“正確”而且“魯棒”和“可制造”。5.1 電氣規(guī)則檢查與可靠性驗證除了 DRC 和 LVS生產(chǎn)環(huán)境還需關(guān)注ERC電氣規(guī)則檢查檢查懸空柵極、孤立的擴(kuò)散區(qū)、電源/地短路等電氣常識性錯誤。它基于提取的網(wǎng)表是 LVS 的補(bǔ)充。天線規(guī)則檢查屬于 DRC 的一部分但因其重要性常被單獨(dú)強(qiáng)調(diào)。必須在設(shè)計后期重點(diǎn)檢查并修復(fù)。密度檢查包括金屬密度、多晶硅密度等確保芯片表面圖形分布均勻以滿足化學(xué)機(jī)械拋光工藝的要求。密度不足或過高都需要添加“啞元”圖形。匹配性檢查對于模擬電路差分對、電流鏡等需要高度匹配的器件其版圖布局的對稱性、方向性、周圍環(huán)境一致性需要通過人工或定制檢查來保證。5.2 驗證流程自動化與數(shù)據(jù)管理在團(tuán)隊協(xié)作和復(fù)雜項目中手動點(diǎn)擊 GUI 運(yùn)行驗證是不可靠且低效的。腳本化運(yùn)行使用 Calibre 命令行的calibre -drc、calibre -lvs或編寫 Tcl/Python 腳本將驗證流程自動化。可以集成到版本控制系統(tǒng)如 Git的鉤子或 CI/CD 流水線中確保每次提交都經(jīng)過驗證。結(jié)果管理自動化腳本應(yīng)能解析報告將錯誤數(shù)量、關(guān)鍵違規(guī)等信息匯總成簡明日志。對于“干凈”的驗證可以只保留摘要對于有錯誤的驗證則保留詳細(xì)報告和錯誤視圖文件供分析。版本控制將 DRC/LVS 規(guī)則文件、驗證腳本和干凈的驗證結(jié)果作為參考一并納入版本管理。當(dāng)工藝更新或規(guī)則文件變更時可以清晰地追溯和對比。5.3 性能與資源優(yōu)化對于超大版圖驗證可能耗時數(shù)小時甚至數(shù)天。層次化處理利用設(shè)計的層次結(jié)構(gòu)Calibre 可以進(jìn)行層次化驗證避免重復(fù)檢查相同子單元大幅提升速度。分布式處理在服務(wù)器集群上使用 Calibre 的分布式計算功能將任務(wù)拆分到多個 CPU 核心上并行執(zhí)行。增量驗證在修改局部區(qū)域后只對受影響的部分進(jìn)行重新驗證而不是全芯片重跑。6. 常見問題排查清單當(dāng)驗證過程出現(xiàn)非預(yù)期行為時可按此清單逐步排查。問題現(xiàn)象可能原因檢查與解決步驟Calibre 無法啟動或報許可證錯誤1. 許可證文件路徑錯誤或失效。2. 環(huán)境變量未設(shè)置。1. 檢查LM_LICENSE_FILE環(huán)境變量。2. 使用lmstat命令查看許可證服務(wù)器狀態(tài)。3. 確認(rèn)用戶有相應(yīng)工具的訪問權(quán)限。DRC/LVS 規(guī)則文件加載失敗1. 文件路徑錯誤。2. 文件語法錯誤或版本不兼容。3. 文件權(quán)限不足。1. 檢查規(guī)則文件路徑使用絕對路徑。2. 查看 Calibre 啟動日志中的語法錯誤提示。3. 嘗試用文本編輯器打開規(guī)則文件檢查開頭部分是否有明顯錯誤。驗證結(jié)果與預(yù)期嚴(yán)重不符如零錯誤或海量錯誤1. 規(guī)則文件與工藝完全不匹配。2. 版圖或原理圖單位設(shè)置錯誤。3. 提取或比較的選項設(shè)置錯誤。1.核對工藝節(jié)點(diǎn)和規(guī)則文件版本。2. 檢查版圖數(shù)據(jù)庫的單位dbuPerUU與規(guī)則文件中的單位如SCALE是否匹配。3. 檢查 LVS 設(shè)置中的提取選項如是否提取寄生參數(shù)和比較選項如是否忽略器件大小寫。RVE 中高亮位置與版圖實際錯誤位置偏差1. 版圖單元坐標(biāo)原點(diǎn)不一致。2. 顯示層映射錯誤。1. 確保在正確的單元視圖下查看。2. 檢查 Virtuoso 中的圖層顯示文件是否與 PDK 匹配。修復(fù)一個錯誤后出現(xiàn)多個新錯誤1. 修正操作引入了新的幾何沖突。2. 修正操作改變了層次結(jié)構(gòu)影響了其他例化。1. 修改后立即進(jìn)行局部 DRC 檢查。2. 如果修改了被多次例化的單元需評估對全局的影響。LVS 報告器件匹配但網(wǎng)絡(luò)不匹配1. 存在懸空或冗余的短線毛刺。2. 端口標(biāo)簽放置錯誤圖層或位置。3. 電源/地網(wǎng)絡(luò)名稱不一致。1. 仔細(xì)檢查不匹配網(wǎng)絡(luò)在版圖中的每一個連接點(diǎn)移除無用的圖形。2. 確認(rèn)所有端口標(biāo)簽都放在正確的網(wǎng)絡(luò)圖形上且圖層為text層。3. 在 LVS 規(guī)則中設(shè)置全局的電源/地網(wǎng)絡(luò)名或在原理圖和版圖中統(tǒng)一使用VDD/VSS等標(biāo)準(zhǔn)名。掌握模擬 IC 版圖驗證本質(zhì)上是培養(yǎng)一種嚴(yán)謹(jǐn)?shù)墓こ趟季S和系統(tǒng)化的調(diào)試能力。它要求工程師在微觀的幾何圖形與宏觀的電路功能之間建立準(zhǔn)確的聯(lián)系。高效的驗證不是盲目地逐個點(diǎn)擊錯誤而是通過理解規(guī)則意圖、分析錯誤模式、利用工具特性快速定位問題根源。從優(yōu)先清理 DRC 到精細(xì)調(diào)試 LVS再到考慮可靠性驗證和流程自動化每一步都體現(xiàn)著從合格到卓越的追求。建議新手從一個簡單的反相器或運(yùn)放版圖開始故意引入幾種典型錯誤然后觀察 DRC/LVS 如何報告并動手修復(fù)這是最快的學(xué)習(xí)路徑。隨著經(jīng)驗積累你會逐漸形成自己的驗證清單和修正直覺從而在面對任何復(fù)雜設(shè)計時都能有條不紊地將其打磨至可交付狀態(tài)。