你大概率在B站、知乎或者CSDN上刷到過“FPGA”這個詞旁邊還總跟著年薪高底層數(shù)字IC硬件編程這些標(biāo)簽點進(jìn)去看了十分鐘關(guān)掉頁面還是沒太想明白它到底是個芯片還是個開發(fā)板是硬件還是軟件我學(xué)了C語言和單片機再學(xué)這個是不是重復(fù)了我最初接觸FPGA時也是這樣。當(dāng)時手里拿著一塊黑金開發(fā)板看例程里寫著幾百行Verilog感覺像是用C語言寫硬件又像是用一種奇怪的語法在畫畫模模糊糊搞了一個多星期腦子里仍然沒有一個清晰的圖像。直到后來我換了個角度去理解它——FPGA的本質(zhì)不是能跑程序的芯片而是可以讓你現(xiàn)場改變電路的芯片一切才開始變得順暢。這篇文章我會用一種完全不同、更接地氣的路徑來拆解FPGA先建立一個正確的思維框架再一層層扒開內(nèi)部結(jié)構(gòu)然后講清楚開發(fā)流程和學(xué)習(xí)路線最后把面試和實戰(zhàn)中最容易絆倒人的幾個坑提前講透。如果你剛剛接觸FPGA或者在學(xué)了幾個月之后仍然覺得云里霧里這篇文章應(yīng)該能幫你把那個模糊的輪廓徹底填實。1. 先忘掉CPU那套思維FPGA不是處理器是一塊白板電路我在給新人講FPGA時發(fā)現(xiàn)最大的障礙不是語法也不是工具鏈而是腦子里已經(jīng)根深蒂固的CPU思維。只要你還用單核還是多核主頻多高能不能跑Linux這些詞匯去理解FPGA就很難真正明白它。1.1 一個更準(zhǔn)確的比喻你畫電路而不是寫軟件CPU的工作方式是取指令-譯碼-執(zhí)行。你寫的程序被編譯成一條條指令存放在存儲器里CPU按照順序一條條取出來執(zhí)行。關(guān)鍵點在于CPU的硬件在出廠時已經(jīng)固定了加減法器、寄存器、ALU、流水線都是固定的你只是通過指令去控制這些已有的硬件干活。FPGA則完全不同。你可以把FPGA理解為一塊什么電路都還不是的白板上面只有大量可以配置的基本單元和連線資源。你用代碼告訴工具在這里生成一個計數(shù)器在那里生成一個UART接收器工具就會在板子上把那些基本單元按照你的要求連起來形成一份只屬于你的電路然后才通電運行。換個生活化的說法CPU像一臺功能固定的料理機你換的是菜譜FPGA像一堆積木你可以搭出料理機、也可以搭出風(fēng)扇、也可以搭出一個鐘表——只要積木夠多、連法正確。這也是為什么很多入門者第一次在FPGA上寫完always塊甚至?xí)l(fā)出靈魂提問主頻在哪里調(diào)我的while循環(huán)去哪了1.2 并發(fā)是FPGA的出廠設(shè)定不是靠任務(wù)調(diào)度換來的CPU的性能提升依賴多核、流水線、亂序執(zhí)行這些復(fù)雜的調(diào)度機制歸根到底是用時間片輪流干活的思路來模擬多任務(wù)。但無論編譯器怎么做優(yōu)化單條指令在任何一個時刻仍然只能在一個核上執(zhí)行。FPGA上的并行則來自物理結(jié)構(gòu)的本質(zhì)不同。如果你在FPGA內(nèi)部創(chuàng)建了20個獨立的計數(shù)器模塊它們會同時運行誰也不需要等誰。這不是操作系統(tǒng)時間片調(diào)度出來的看起來并行而是電路上真實地同時通電、同時翻轉(zhuǎn)。這就帶來一個巨大的思維反轉(zhuǎn)在FPGA里你寫代碼時想的不是這一步執(zhí)行完再執(zhí)行下一步而是我設(shè)計了哪幾條電路路徑它們各自什么時候開始工作、什么時候產(chǎn)生輸出。這種思維一旦建立你會發(fā)現(xiàn)之前學(xué)的MCU開發(fā)經(jīng)驗幾乎全要打個問號而數(shù)字電路的時序圖、組合邏輯、觸發(fā)器這些知識反而全都活過來了。1.3 為什么說FPGA運行速度快但最大頻率往往不高很多人第一次看FPGA開發(fā)板會覺得疑惑為什么這塊性能很強的芯片主頻只有幾十到幾百MHz相比之下普通MCU動不動就跑到幾百上千MHz比如現(xiàn)代ARM Cortex-A系列這算哪門子性能這里要分清兩個概念單點吞吐 vs 整體吞吐。CPU的主頻高但它一個時鐘周期做的事情有限而且所有指令都擠在同一個執(zhí)行管道里極端情況下一個周期只能處理一個數(shù)據(jù)。FPGA雖然主頻低但它可以在電路里鋪開幾十上百個并行計算單元每個周期同時處理幾十個數(shù)據(jù)點。拿FIR濾波器舉例一個主頻1GHz的CPU可能優(yōu)化半天也只能做到一個時鐘周期算幾個乘加而FPGA里一句話就能生成幾十個DSP單元每個時鐘周期完成幾十次乘加運算總吞吐量反而碾壓CPU。這就是為什么FPGA在通信基站、軟件無線電、機器視覺、高速接口協(xié)議處理這些需要海量數(shù)據(jù)實時流動的場景中占絕對優(yōu)勢。它的快是物理空間上的快不是時鐘跳得快的快。2. 把FPGA翻過來看內(nèi)部到底有哪些積木在等著你剛接觸FPGA時打開數(shù)據(jù)手冊看到一堆英文縮寫——LUT、FF、BRAM、IOB、DSP、PLL、GTX——很容易勸退。但說實話FPGA內(nèi)部結(jié)構(gòu)沒有想象的那么神秘。我用一種拆玩具的方式一個個講清楚。2.1 可配置邏輯單元的核心查找表LUT和觸發(fā)器FF一個FPGA的基本邏輯單元不是我們想象中的與門或非門而是一個叫做查找表的東西配合一個觸發(fā)器。查找表本質(zhì)上是一塊小型真值表存儲器。舉個例子一個4輸入LUT內(nèi)部有16個存儲位。你可以往這16個位里寫數(shù)據(jù)來定義當(dāng)輸入0000時輸出1輸入0001時輸出0……這樣任何一種4輸入組合邏輯。只要重寫這些存儲位同一個LUT就從與門變成了或門再從或門變成了異或門。這個思路非常巧妙與其去配置晶體管搭各種門電路不如直接給一張真值表用查表的方式實現(xiàn)一切組合邏輯。這就是可重構(gòu)的基礎(chǔ)——你改的不是連線而是表里的0和1。觸發(fā)器則負(fù)責(zé)記住狀態(tài)。時鐘上升沿到來的一瞬間它把輸入的值鎖存起來直到下一個上升沿。有了觸發(fā)器FPGA才能實現(xiàn)計數(shù)器、狀態(tài)機、移位寄存器、存儲器接口這類需要時序邏輯的電路。在編程層面你寫的always (posedge clk)塊在綜合后就會映射成一個觸發(fā)器若干組合邏輯結(jié)構(gòu)。這是理解FPGA實現(xiàn)的關(guān)鍵。2.2 塊存儲、DSP、鎖相環(huán)從純邏輯到完整系統(tǒng)如果你以為FPGA內(nèi)部只有大量的LUT和觸發(fā)器那還遠(yuǎn)遠(yuǎn)不夠?，F(xiàn)代FPGA不管Xilinx還是Intel/Altera在芯片里預(yù)置了大量硬核資源塊存儲BRAM/Block RAM鐵打的存儲器塊可以靈活配置成單端口RAM、雙端口RAM、FIFO、ROM等。用它來做數(shù)據(jù)緩存、幀緩沖、FIFO隊列比用LUT拼一個RAM高效得多。DSP Slice芯片里集成好的硬件乘法器、加法器專門做數(shù)字信號處理。一個DSP Slice可以在單周期內(nèi)完成一次乘加運算是FPGA做FIR、FFT、卷積、圖像處理等瘋狂計算的核心引擎。鎖相環(huán)PLL/MMCM從外部輸入一個晶振時鐘鎖相環(huán)可以分頻、倍頻、移相生成多個干凈穩(wěn)定的時鐘域供不同模塊使用。高速串行收發(fā)器GTX/GTH/Transceiver芯片上的光速接口可以跑PCIe、千兆以太網(wǎng)、SATA、光纖通信等高速協(xié)議速率可達(dá)幾Gbps甚至幾十Gbps是FPGA在通信領(lǐng)域大殺四方的關(guān)鍵。你可以這樣理解FPGA的邏輯資源是通用積木BRAM、DSP、鎖相環(huán)、串行收發(fā)器則是出廠就焊死在板子上的專用加速器。你的任務(wù)是決定它們怎么連接、怎么配合。2.3 可編程互連把千萬個單元連起來的那張網(wǎng)LUT、FF、BRAM、DSP這些東西單獨存在毫無意義關(guān)鍵是怎么把它們連成系統(tǒng)。這就是可編程互連資源——芯片內(nèi)部有大量縱橫交錯的金屬線和可配置的開關(guān)節(jié)點這些節(jié)點像交換機一樣決定哪根線和哪根線接通。綜合工具寫出的布線報告就是在完成這些節(jié)點配置。這也是為什么FPGA里面的布局布線非常耗時——它像是在一個巨大的城市路網(wǎng)里為成千上萬條連接找到互不堵車的路徑。傳聞中同樣代碼在兩個版本的工具上實現(xiàn)可能結(jié)果完全不同原因就在這里布線器、優(yōu)化策略不同最終生成的電路拓?fù)渚筒煌瑢?dǎo)致時序表現(xiàn)也不一樣。2.4 IO引腳與差分對芯片和外面世界的嘴巴光內(nèi)部算得再快如果數(shù)據(jù)進(jìn)不來出不去也沒用。FPGA的IO引腳數(shù)量通常非常多幾百到上千個配置靈活可以設(shè)置為普通單端IO、推挽輸出、開漏輸出、上拉/下拉也可以配置為LVDS、HSTL、SSTL等不同電平標(biāo)準(zhǔn)。LVDS是FPGA開發(fā)中最常遇到的差分信號標(biāo)準(zhǔn)之一兩條線一正一負(fù)傳輸抗干擾能力強常用于高速ADC、相機接口、SerDes等場景。很多新人在做LVDS接收時最容易踩的坑是差分引腳沒有在約束文件里正確配對或者沒有注意Bank電壓VCCO是否符合電平標(biāo)準(zhǔn)要求結(jié)果數(shù)據(jù)一直讀不對折騰半天。在這個階段你并不需要把每個底層電路都搞到晶體管的程度。但有了這個地圖你再看FPGA原理圖和數(shù)據(jù)手冊時那些框框就不是天書了。3. 從寫代碼到畫電路FPGA開發(fā)的核心流程這部分可能是入門者最不適應(yīng)的地方。你習(xí)慣了寫程序、編譯、下載、看串口打印的過程而FPGA的開發(fā)流程完全是另一套設(shè)計輸入→仿真→綜合→實現(xiàn)→生成比特流→下載調(diào)試。3.1 Verilog/VHDL到底在寫什么FPGA主流的硬件描述語言是Verilog和VHDL。名字里帶語言但它和軟件編程語言有本質(zhì)區(qū)別你寫的每一行代碼最終都會變成物理電路而不是CPU順序執(zhí)行的指令。舉個例子以下這段Verilogmodule counter( input clk, input rst_n, output reg [7:0] cnt ); always (posedge clk or negedge rst_n) begin if (!rst_n) cnt 8d0; else cnt cnt 1b1; end endmodule綜合之后你會得到一個8位寄存器、一個8位加法器以及一條從加法器輸出回寄存器輸入的回環(huán)路徑。代碼里描述的邏輯最終全部映射為實實在在的硬件連線。新人在學(xué)Verilog時的常見誤區(qū)是把always塊里的當(dāng)成C語言里的變量賦值。實際上是非阻塞賦值它意味著所有右值先用舊值算完統(tǒng)一在時鐘沿更新這是為了保證多個賦值操作在同一個時鐘沿同時生效。理解不了這一條后面寫狀態(tài)機幾乎必出bug。3.2 仿真在電腦上跑你的電路FPGA不能像單片機一樣改個代碼燒進(jìn)去就能立刻看到效果——因為哪怕加一個計數(shù)器也要經(jīng)過幾十分鐘的綜合布線。因此幾乎所有人都會先在電腦上做仿真驗證邏輯功能正確了再去跑整個實現(xiàn)流程。仿真工具在Verilog中的角色相當(dāng)于給電路加了一個虛擬的實驗臺。你寫測試激勵testbench給模塊產(chǎn)生時鐘、復(fù)位、數(shù)據(jù)輸入然后觀察波形中各個信號的變化是否符合預(yù)期。認(rèn)真仿真不跳過這一步能省下后面幾乎數(shù)不清的板級調(diào)試時間。3.3 綜合、實現(xiàn)與比特流從圖紙到實物的三級跳整個FPGA編譯主流程可以分為三步綜合Synthesis把Verilog/VHDL代碼轉(zhuǎn)換成由LUT、FF、DSP、BRAM等基本元件組成的門級網(wǎng)表。這一步相當(dāng)于把建筑設(shè)計圖翻譯成零件清單裝配圖。實現(xiàn)Implementation包括轉(zhuǎn)換Translate、映射Map、布局布線Place Route。工具把你綜合出來的網(wǎng)表安排到具體的FPGA物理資源上規(guī)劃好每個LUT放在哪每個DSP在哪個位置金屬連線怎么走并且檢查設(shè)計的時序是否滿足時鐘約束。這一步通常最耗時也是最容易讓人等得抓狂的地方。生成比特流Generate Bitstream把布局布線后的所有配置信息打包成一個比特流文件.bit下載到FPGA里芯片才會真正變成你設(shè)計的那塊電路。很多新手一上來就點Generate Bitstream然后感嘆為什么這么慢實際上慢的往往是中間的實現(xiàn)步驟。你在調(diào)試循環(huán)里應(yīng)該多依賴仿真把綜合實現(xiàn)留給功能基本確定的版本。3.4 時序約束跑不起來往往不是邏輯錯而是時序不滿足這是FPGA入門時最玄學(xué)、也最勸退的概念。它說的是電路里每個觸發(fā)器必須在時鐘沿到來之前確保輸入數(shù)據(jù)已經(jīng)穩(wěn)定下來。如果數(shù)據(jù)信號經(jīng)過太多級組合邏輯延遲太長就會破壞建立時間/保持時間的要求導(dǎo)致觸發(fā)器采到不確定的值芯片就會莫名其妙地亂跳。解決辦法不是在代碼里加delay而是在約束文件如XDC/SDC里聲明時鐘頻率讓布局布線工具按這個頻率去布局并把關(guān)鍵路徑優(yōu)化到滿足時序。如果報告顯示setup timing violation你通常需要優(yōu)化代碼的路徑深度、調(diào)整流水線級數(shù)或者放寬時鐘頻率。忠實建議不要試圖用一個超高的時鐘頻率去做第一個實驗。create_clock -period 10.0和-period 5.0不僅是數(shù)字差異后者意味著你的設(shè)計必須做到極度規(guī)整新手往往在這里被打擊幾天。4. 那些一聽就懂、一用就錯的經(jīng)典概念FPGA人總會遇到那么幾個教科書里看懂了、做項目時照樣翻車的概念。這里我把它們集中拿出來講透希望能幫你避開不少彎路。4.1 復(fù)位信號里的亞穩(wěn)態(tài)問題你以為復(fù)位就是簡單地置一個低電平其實不然。在FPGA里如果復(fù)位信號的撤銷時刻和系統(tǒng)時鐘的上升沿非常接近觸發(fā)器就可能進(jìn)入亞穩(wěn)態(tài)——輸出電平處于0和1之間不確定的中間狀態(tài)并且這個不確定可能在后級觸發(fā)器上傳播造成系統(tǒng)整體行為紊亂。解決辦法通常是使用同步復(fù)位/同步釋放設(shè)計或者至少在復(fù)位釋放前對復(fù)位信號做兩級觸發(fā)器同步保證它撤銷時遠(yuǎn)離時鐘沿。我第一次碰到這類問題是自作聰明地給某個模塊加了一個按鍵復(fù)位信號結(jié)果板子有時上電正常、有時需要連續(xù)按幾次復(fù)位才工作。后來查資料才知道復(fù)位信號跨時鐘域異步進(jìn)入系統(tǒng)必須做同步處理。這不算什么高深的理論但實戰(zhàn)中幾乎每個人都會踩。4.2 狀態(tài)機的優(yōu)先級與競爭冒險用Verilog寫狀態(tài)機時新手最常見的問題之一是在組合邏輯分支里賦值條件不完整導(dǎo)致某些情況下某個信號沒有被賦值綜合時生成一個鎖存器Latch。Latch的出現(xiàn)通常意味著設(shè)計不符合預(yù)期時序上也會埋下隱患。一個更隱蔽的問題是優(yōu)先級if分支次序決定了信號優(yōu)先級而case分支如果缺少默認(rèn)項綜合器可能會生成你意想不到的電路。寫代碼時我會習(xí)慣性地把所有分支寫全至少加一個default避免綜合器自作主張。4.3 跨時鐘域數(shù)據(jù)不一致FPGA工程發(fā)展到中后期幾乎必然會出現(xiàn)多個時鐘域。比如ADC采樣時鐘、UART波特率時鐘、DDR接口時鐘各不相同。如果直接把一個時鐘域的信號拿到另一個時鐘域去觸發(fā)邏輯就會出現(xiàn)概率性的錯誤。標(biāo)準(zhǔn)處理方法是使用兩級觸發(fā)器同步來傳遞單比特信號或者用異步FIFO來傳輸多比特數(shù)據(jù)。很多入門者第一次調(diào)USB或ADC時發(fā)現(xiàn)數(shù)據(jù)偶爾錯一個字節(jié)往往就是跨時鐘域沒有處理好。講這些不是為了讓你現(xiàn)在就去背術(shù)語而是想告訴你FPGA的難點從來不是語法而是數(shù)字電路設(shè)計思維和時序概念。這兩關(guān)過了后面是一片廣闊天地。5. 學(xué)習(xí)路徑與方法怎么才算真正入門了說了這么多最后還是回到一個很實際的問題我該怎么學(xué)買什么板子做什么項目才算入門5.1 選板子的核心原則市面上的FPGA開發(fā)板從幾十塊的入門小板到幾千塊的高速開發(fā)板都有。我的建議是入門階段沒必要追求高規(guī)格。選XilinxAMD的Artix-7系列或者IntelAltera的Cyclone系列這兩個生態(tài)最成熟資料最多遇到問題容易搜到答案。板載資源盡量包含LED、數(shù)碼管、按鍵、VGA接口、UART轉(zhuǎn)USB、SDRAM或DDR、ADC。夠了再多用不上。參考資料極其豐富的木板比如黑金、小梅哥、正點原子比性價比之王更重要因為新手的問題是工具鏈?zhǔn)褂脝栴}遠(yuǎn)多于原理問題。5.2 第一個真正練手的小項目數(shù)碼管動態(tài)顯示很多教程的第一個項目是流水燈但流水燈只涉及輸出不涉及狀態(tài)與時序?qū)W完你還是很迷茫。我推薦做一個數(shù)碼管動態(tài)顯示工程因為它的麻雀雖小、五臟俱全需要時鐘分頻體驗時序、PLL的使用需要計數(shù)器狀態(tài)保存需要掃描刷新邏輯多路輸出復(fù)用需要七段譯碼器組合邏輯與真值表的映射如果將數(shù)字改成可以按鍵加減還能練到按鍵消抖和狀態(tài)機。這條路走通后你再看UART發(fā)送、按鍵消抖、PWM驅(qū)動會輕松很多。5.3 進(jìn)階項目從接口到圖像到算法做完基礎(chǔ)項目可以按興趣選方向。常見進(jìn)階路徑有串口/SPI/I2C接口深入時鐘域設(shè)計和跨時鐘域數(shù)據(jù)同步跑通和MCU或PC的通信能極大提高接口思維。圖像處理用FPGA實現(xiàn)灰度轉(zhuǎn)換、中值濾波、Sobel邊緣檢測。FPGA圖像處理是相對吃香的方向核心是用行緩存和流水線實現(xiàn)數(shù)據(jù)流的實時處理。高速接口LVDS收發(fā)、MIPI攝像頭接口、千兆以太網(wǎng)、PCIe。這幾個方向能讓你接觸到FPGA廠商提供的高速IP和SerDes實用性很高但需要時間和耐心。信號處理與定點數(shù)FIR濾波器、FFT、AM調(diào)制解調(diào)是一次很好的鍛煉——因為FPGA里只有定點數(shù)如何用定點數(shù)逼近浮點精度是每個做算法的人都會面對的坎。有興趣可以研究一下出租車計價器FPGAFPGA信號發(fā)生器這類綜合性小項目這類題把傳感器、按鍵、數(shù)碼管/液晶、狀態(tài)機全串起來就是妥妥的項目實戰(zhàn)訓(xùn)練。5.4 面試與職業(yè)規(guī)劃除了代碼還考什么如果你學(xué)FPGA的最終目標(biāo)是找工作那除了寫Verilog還要能講清這些基礎(chǔ)建立時間與保持時間這是面試必問概念務(wù)必結(jié)合觸發(fā)器電路圖理解不要死記定義。跨時鐘域處理方法單比特兩級同步、多比特異步FIFO、握手協(xié)議。阻塞賦值與非阻塞賦值的區(qū)別看清和在always塊中的差別能舉個反例。什么是亞穩(wěn)態(tài)怎么消除同上。綜合、實現(xiàn)、時序收斂的整體流程知道每一步的輸入輸出和目的。熟悉至少一條高速接口協(xié)議UART/SPI/I2C不算最好懂LVDS、MIPI、PCIe、DDR中至少一種。這些知識不要求你現(xiàn)在就全部背下來而是建議在學(xué)習(xí)過程中帶著這些面試題去思考。等你哪一天能用自己的話把這些講清楚并且親手調(diào)通幾個項目基本就具備了一個數(shù)字IC/FPGA初級工程師的雛形。6. 學(xué)FPGA的三個階段從聽天書到能輸出最后分享我個人的學(xué)習(xí)體驗希望能給正在迷霧中的你一點參照。第一個階段是詞匯恐懼期。每個詞都認(rèn)識放在一起就不知道在說什么比如查找表浪費資源組合邏輯環(huán)路扇出過大時序違例。這個階段最需要的是耐心和多看幾張框圖和波形圖讓大腦慢慢建立電路圖像。第二個階段是語法通但不會設(shè)計期。你能看懂別人的代碼也能在仿真里跑出結(jié)果可一旦脫離例程面對一個空空的工程就不知道從何寫起。這是正常的。我當(dāng)初的突破點是強制自己抄完一個項目后不看例程重新實現(xiàn)一遍不抄對不罷休。這種從模仿到默寫的路徑比反復(fù)看教程效率高得多。第三個階段是能自主設(shè)計小系統(tǒng)期。當(dāng)你能獨立完成一個涉及多個模塊、跨時鐘域、有狀態(tài)機的項目時恭喜你你已經(jīng)真正入門了。此時你回頭看那些到底什么是FPGA的解釋會有一種這還用你說的感覺——因為你的大腦里已經(jīng)形成了一套物理層面的理解那才是真正屬于你的答案。FPGA不是一個一個月就能吃透的東西它的曲線前期極其陡峭甚至比單片機陡得多。但一旦邁過從軟件思維到硬件思維的這道坎你會發(fā)現(xiàn)自己看待計算機和芯片的方式產(chǎn)生了根本性的變化。那種親手把代碼變成電路的感覺比任何仿真軟件里跑出的綠色波形都更有成就感。